mos晶體管，金屬-氧化物-半導(dǎo)體(Metal-Oxide-Semiconductor)結(jié)構(gòu)的晶體管簡(jiǎn)稱(chēng)MOS晶體管，有MOS管構(gòu)成的集成電路稱(chēng)為MOS集成電路。
MOS管晶體管開(kāi)通過(guò)程
MOS晶體管，開(kāi)關(guān)管的開(kāi)關(guān)模式電路如圖所示，二極管可是外接的或MOS管固有的。開(kāi)關(guān)管在開(kāi)通時(shí)的二極管電壓、電流波形如圖5所示。在圖5的階段1開(kāi)關(guān)管關(guān)斷，開(kāi)關(guān)電流為零，此時(shí)二極管電流和電感電流相等；在階段2開(kāi)關(guān)導(dǎo)通，開(kāi)關(guān)電流上升，同時(shí)二極管電流下降。開(kāi)關(guān)電流上升的斜率和二極管電流下降的斜率的絕對(duì)值相同，符號(hào)相反；在階段3開(kāi)關(guān)電流繼續(xù)上升，二極管電流繼續(xù)下降，并且二極管電流符號(hào)改變，由正轉(zhuǎn)到負(fù)；在階段4，二極管從負(fù)的反向最大電流IRRM開(kāi)始減小，它們斜率的絕對(duì)值相等；在階段5開(kāi)關(guān)管完全開(kāi)通，二極管的反向恢復(fù)完成，開(kāi)關(guān)管電流等于電感電流。
電介質(zhì)在決定閾值電壓方面也起了重要作用。厚電介質(zhì)由于比較厚而削弱了電場(chǎng)。所以厚電介質(zhì)使閾值電壓上升，而薄電介質(zhì)使閾值電壓下降。理論上，電介質(zhì)成分也會(huì)影響電場(chǎng)強(qiáng)度。而實(shí)際上，幾乎所有的MOS管都用純二氧化硅作為gate dielectric。這種物質(zhì)可以以極純的純度和均勻性生長(zhǎng)成非常薄的薄膜；其他物質(zhì)跟它都不能相提并論。因此其他電介質(zhì)物質(zhì)只有很少的應(yīng)用。（也有用高介電常數(shù)的物質(zhì)比如氮化硅作為gate dielectric的器件。有些作者把所有的MOS類(lèi)晶體管，包括非氧化物電介質(zhì)，稱(chēng)為insulated-gate field effect transistor（IGFET））
gate的物質(zhì)成分對(duì)閾值電壓也有所影響。如上所述，當(dāng)GATE和BACKGATE短接時(shí)，電場(chǎng)就出現(xiàn)在gate oxide上。這主要是因?yàn)镚ATE和BACKGATE物質(zhì)之間的work function差值造成的。大多數(shù)實(shí)際應(yīng)用的晶體管都用重?fù)诫s的多晶硅作為gate極。改變多晶硅的摻雜程度就能控制它的work function。
GATE OXIDE或氧化物和硅表面之間界面上過(guò)剩的電荷也可能影響閾值電壓。這些電荷中可能有離子化的雜質(zhì)原子，捕獲的載流子，或結(jié)構(gòu)缺陷。電介質(zhì)或它表面捕獲的電荷會(huì)影響電場(chǎng)并進(jìn)一步影響閾值電壓。如果被捕獲的電子隨著時(shí)間，溫度或偏置電壓而變化，那么閾值電壓也會(huì)跟著變化。
影響MOS晶體管的因素
第一個(gè)影響閾值電壓的因素是作為介質(zhì)的二氧化硅(柵氧化層)中的電荷Qss以及電荷的性質(zhì)。這種電荷通常是由多種原因產(chǎn)生的，其中的一部分帶正電，一部分帶負(fù)電，其凈電荷的極性顯然會(huì)對(duì)襯底表面產(chǎn)生電荷感應(yīng)，從而影響反型層的形成，或者是使器件耗盡，或者是阻礙反型層的形成。Qss通常為可動(dòng)正電荷。
第二個(gè)影響閾值電壓的因素是襯底的摻雜濃度。從前面的分析可知，要在襯底的上表面產(chǎn)生反型層，必須施加能夠?qū)⒈砻婧谋M并且形成襯底少數(shù)載流子的積累的柵源電壓，這個(gè)電壓的大小與襯底的摻雜濃度有直接的關(guān)系。襯底摻雜濃度(QB)越低，多數(shù)載流子的濃度也越低，使襯底表面耗盡和反型所需要的電壓VGS越小。
所以，襯底摻雜濃度是一個(gè)重要的參數(shù)，襯底摻雜濃度越低，器件的閾值電壓數(shù)值將越小，反之則閾值電壓值越高。對(duì)于一個(gè)成熟穩(wěn)定的工藝和器件基本結(jié)構(gòu)，器件閾值電壓的調(diào)整，主要通過(guò)改變襯底摻雜濃度或襯底表面摻雜濃度進(jìn)行。襯底表面摻雜濃度的調(diào)整是通過(guò)離子注入雜質(zhì)離子進(jìn)行。
第三個(gè)影響閾值電壓的因素是由柵氧化層厚度tOX決定的單位面積柵電容的大小。單位面積柵電容越大，電荷數(shù)量變化對(duì)VGS的變化越敏感，器件的閾值電壓則越小。
實(shí)際的效應(yīng)是，柵氧化層的厚度越薄，單位面積柵電容越大，相應(yīng)的閾值電壓數(shù)值越低。但因?yàn)闁叛趸瘜釉奖。趸瘜又械膱?chǎng)強(qiáng)越大，因此，柵氧化層的厚度受到氧化層擊穿電壓的限制。選用其他介質(zhì)材料做柵介質(zhì)是當(dāng)前工藝中的一個(gè)方向。例如選用氮氧化硅 SiNxOy 替代二氧化硅是一個(gè)微電子技術(shù)的發(fā)展方向。正在研究其它具有高介電常數(shù)的材料，稱(chēng)為高k柵絕緣介質(zhì)。
第四個(gè)對(duì)器件閾值電壓具有重要影響的參數(shù)是柵材料與硅襯底的功函數(shù)差ΦMS的數(shù)值，這和柵材料性質(zhì)以及襯底的摻雜類(lèi)型有關(guān)，在一定的襯底摻雜條件下，柵極材料類(lèi)型和柵極摻雜條件都將改變閾值電壓。對(duì)于以多晶硅為柵極的器件，器件的閾值電壓因多晶硅的摻雜類(lèi)型以及摻雜濃度而發(fā)生變化。
可見(jiàn)，在正常條件下，很容易得到增強(qiáng)型PMOS管。為了制得增強(qiáng)型NMOS管，則需注意減少Q(mào)ss、Qox，增加QB。采用硅柵工藝對(duì)制做增強(qiáng)型NMOS管和絕對(duì)值小的增強(qiáng)型PMOS管有利。
MOS晶體管低功耗電路
MOS晶體管功耗電路，應(yīng)對(duì)器設(shè)計(jì)的本錢(qián)依賴(lài)于幾個(gè)要素，而不只僅是硅的本錢(qián)。事實(shí)上，芯片制造工藝的本錢(qián)(就其復(fù)雜性和成熟水平與良率而言)普通能夠由電路設(shè)計(jì)師來(lái)控制。依據(jù)經(jīng)歷，當(dāng)裸片面積超越1mm2時(shí)，用于供給鏈應(yīng)用的RFID的本錢(qián)開(kāi)端降落。
當(dāng)RFID應(yīng)對(duì)器從系統(tǒng)的最小范圍運(yùn)動(dòng)到最大范圍時(shí)，其功率大致變化三十倍，所以RFID應(yīng)對(duì)器的功率請(qǐng)求可能對(duì)設(shè)計(jì)師提出了一個(gè)難于預(yù)測(cè)的應(yīng)戰(zhàn)。雖然UHFRFID應(yīng)對(duì)器能夠取得的典型功率在一百毫瓦數(shù)量級(jí)，但該問(wèn)題并非僅限于功耗。即便是在短間隔內(nèi)，能夠?qū)?yīng)對(duì)器提供足夠的功率卻可能招致電壓過(guò)載。應(yīng)對(duì)器還必需工作在從-25℃~+40℃的標(biāo)稱(chēng)工作范圍內(nèi)，以從-40℃~+65℃基于EPCGen2規(guī)范的擴(kuò)展溫度范圍內(nèi)。
本錢(qián)與功率請(qǐng)求極大地影響了對(duì)用于消費(fèi)RFID應(yīng)對(duì)器IC的工藝選擇。正如在先前系列文章中所提到的，肖特基接觸在RFID應(yīng)對(duì)器設(shè)計(jì)中提供了低開(kāi)啟電壓、低結(jié)電容以及高電流驅(qū)動(dòng)。另外，曾經(jīng)有人努力于采用新的工藝，例如BiCMOS以及藍(lán)寶石硅片(SOS)，其提供了極佳的低功耗性能。但每種辦法都有其不利的一面。在CMOS工藝中肖特基接觸并非是常規(guī)的，而普通需求后處置步驟。其它工藝諸如BiCMOS和SOS對(duì)大多數(shù)RFID應(yīng)對(duì)器應(yīng)用而言又太貴了。
MOS管晶體管功耗電路，完成低功耗電路請(qǐng)求的另一個(gè)辦法是動(dòng)態(tài)閾值電壓MOSFET技術(shù)。其能夠應(yīng)用體硅CMOS技術(shù)完成低價(jià)消費(fèi)。其全部?jī)?yōu)勢(shì)十分合適于開(kāi)發(fā)下一代UHFRFID應(yīng)對(duì)器，本文將對(duì)此作細(xì)致闡述。本文將首先引見(jiàn)DTMOS的根本原理。接下來(lái)，DTMOS在數(shù)字、模仿以及射頻范疇的完成將被重點(diǎn)闡明，這是由于UHFRFID應(yīng)對(duì)器包括了觸及一切這三個(gè)范疇的電路。最后，將演示滿(mǎn)足EPCGen2指標(biāo)UHFRFID的DTMOS帶隙參考電路的芯片完成。
DTMOS屬于根本上采用互連的阱和柵的MOS管晶體管(圖1)。關(guān)于雙阱p襯底CMOS工藝，由于只能單獨(dú)控制和消費(fèi)N阱的這一事實(shí)，所以只能采用P型DTMOS，這是由于N型DTMOS的P阱具有到P襯底的共同和低歐姆的通路。但是，N型DTMOS能夠在具有深N阱特性的工藝中取得。DTMOS的操作相似于弱反型MOS的操作，類(lèi)似于橫向PNP管中的三極管操作。弱反型MOS晶體管的漏電流與橫向PNP的集電極電流(都在飽和區(qū))為：
其中：F=FBJT=VBE。用于三極管，F(xiàn)=FWIM=[(VGS-VT)×COX/(COX+Cdepletion)]
用于弱反型MOS晶體管。
耗盡層電容的值依賴(lài)于耗盡層的寬度，其依次依賴(lài)于阱的摻雜特性，以及在硅中源極結(jié)左近的電壓降。因而，該要素依賴(lài)于所采用的阱-源電壓和經(jīng)過(guò)閾值調(diào)制效應(yīng)所采用的阱-源電壓。
DTMOS能夠被看作基極上具有額外柵的橫向雙極PNP管。基于這一觀念，DTMOS的漏電流主要取決于經(jīng)過(guò)源—阱結(jié)的電壓，其在VGS與ID之間產(chǎn)生了理想的指數(shù)(相似雙極)關(guān)系。由于互連柵—阱的存在，在柵和阱之間存在著內(nèi)建電壓FGW。由于電容的分配，電壓FGW在柵氧和硅上被再次分配。這意味著硅中的電壓降由于FGW作為勢(shì)壘，降低了電壓Fb1，DTMOS的漏電流能夠表示為：
由這些推導(dǎo)得出的關(guān)鍵結(jié)果如下：
1.與硅PN結(jié)的1.2V相比，DTMOS器件的帶隙顯然是0.6V；
2.DTMOS器件具有理想的指數(shù)特性[IDaexp(qVGS/kT)]；
3.DTMOS器件的橫向電流具有exp(qFb1/kT)因子，其比通常的橫向PNP要大；
4.帶隙電壓具有明顯的溫度依賴(lài)性。采用0.25umDTMOS工藝消費(fèi)的初步勝利設(shè)計(jì)工作在77K溫度下，運(yùn)用0.6V電源電壓并將襯底銜接到固定的正向偏置電壓。接下來(lái)的實(shí)驗(yàn)包括受控柵橫向雙極晶體管以及襯底銜接到柵端的硅絕緣體(SOI)MOSFET工藝。第一種工藝用于小型的低功耗模仿應(yīng)用，而第二種工藝是超低功耗CMOS的典型最佳候選技術(shù)。
DTMOS技術(shù)在其產(chǎn)生的柵—延遲/功耗方面與傳統(tǒng)的CMOS電路技術(shù)相比顯現(xiàn)出驚人的性能優(yōu)勢(shì)。DTMOS還在RF電路中顯現(xiàn)出優(yōu)越性能。在傳統(tǒng)的CMOS中，減少到更小特征尺寸和閾值電壓(VTH)的工藝增加了工作速度。但是，VTH的降低也招致了亞閾值MOSFET行為的降落。靜態(tài)電路中靜態(tài)電流的增加，將VTH限制為0.4V。DTMOS可能能夠克制這些約束，特別是工作在具有峻峭的亞閾值特性的極低VDD和低VTH下。對(duì)DTMOS，柵輸入電壓正向偏置了襯底，依據(jù)著名的體效應(yīng)公式，VTH將降低：
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