建立時間和保持時間
建立時間（setupTIme）是指在觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間，如果建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被打入觸發(fā)器；保持時間（hold TIme）是指在觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間，如果保持時間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。數(shù)據(jù)穩(wěn)定傳輸必須滿足建立和保持時間的要求。
在設(shè)計(jì)中，當(dāng)然希望建立時間越短越好，而保持時間呢，也越短越好。也就是說，最好信號在時鐘邊沿到達(dá)，而在到達(dá)后，馬上被采用，這樣，理論上效率是最好的。當(dāng)然了，理論而已。
競爭和冒險(xiǎn)
PLD內(nèi)部毛刺產(chǎn)生的原因
我們在使用分立元件設(shè)計(jì)數(shù)字系統(tǒng)時，由于PCB走線時，存在分布電感和電容，所以幾納秒的毛刺將被自然濾除，而在PLD內(nèi)部決無分布電感和電容，所以在PLD/FPGA設(shè)計(jì)中，競爭和冒險(xiǎn)問題將變的較為突出。這一點(diǎn)用模擬電路的觀點(diǎn)很容易理解，例如在一個延遲鏈條上，加兩個電容，就把這個毛刺給濾掉。
FPGA中的冒險(xiǎn)現(xiàn)象
信號在FPGA器件內(nèi)部通過連線和邏輯單元時，都有一定的延時。延時的大小與連線的長短和邏輯單元的數(shù)目有關(guān)，同時還受器件的制造工藝、工作電壓、溫度等條件的影響。信號的高低電平轉(zhuǎn)換也需要一定的過渡時間。由于存在這兩方面因素，多路信號的電平值發(fā)生變化時，在信號變化的瞬間，組合邏輯的輸出有先后順序，并不是同時變化,往往會出現(xiàn)一些不正確的尖峰信號，這些尖峰信號稱為毛刺。如果一個組合邏輯電路中有毛刺出現(xiàn)，就說明該電路存在冒險(xiǎn)。（與分立元件不同，由于PLD內(nèi)部不存在寄生電容電感，這些毛刺將被完整的保留并向下一級傳遞，因此毛刺現(xiàn)象在PLD、FPGA設(shè)計(jì)中尤為突出）我們無法保證所有連線的長度一致，所以輸入信號在輸入端同時變化，但經(jīng)過PLD內(nèi)部的走線，到達(dá)或門的時間也是不一樣的，毛刺必然產(chǎn)生。可以概括的講，只要輸入信號同時變化，（經(jīng)過內(nèi)部走線）組合邏輯必將產(chǎn)生毛刺。將它們的輸出直接連接到時鐘輸入端、清零或置位端口的設(shè)計(jì)方法是錯誤的，這可能會導(dǎo)致嚴(yán)重的后果。所以我們必須檢查設(shè)計(jì)中所有時鐘、清零和置位等對毛刺敏感的輸入端口，確保輸入不會含有任何毛刺.
如何處理毛刺
(1)使用同步電路，D觸發(fā)器：我們可以通過改變設(shè)計(jì)，破壞毛刺產(chǎn)生的條件，來減少毛刺的發(fā)生。例如，在數(shù)字電路設(shè)計(jì)中，常常采用格雷碼計(jì)數(shù)器取代普通的二進(jìn)制計(jì)數(shù)器，這是因?yàn)楦窭状a計(jì)數(shù)器的輸出每次只有一位跳變，消除了競爭冒險(xiǎn)的發(fā)生條件，避免了毛刺的產(chǎn)生。毛刺并不是對所有的輸入都有危害，例如D觸發(fā)器的D輸入端，只要毛刺不出現(xiàn)在時鐘的上升沿并且滿足數(shù)據(jù)的建立和保持時間，就不會對系統(tǒng)造成危害，我們可以說D觸發(fā)器的D輸入端對毛刺不敏感。根據(jù)這個特性，我們應(yīng)當(dāng)在系統(tǒng)中盡可能采用同步電路，這是因?yàn)橥诫娐沸盘柕淖兓及l(fā)生在時鐘沿，只要毛刺不出現(xiàn)在時鐘的沿口并且不滿足數(shù)據(jù)的建立和保持時間，就不會對系統(tǒng)造成危害。（由于毛刺很短，多為幾納秒，基本上都不可能滿足數(shù)據(jù)的建立和保持時間）
（2）對信號進(jìn)行采用得方法，即使用另一個使能信號：以上方法可以大大減少毛刺，但它并不能完全消除毛刺，有時，我們必須手工修改電路來去除毛刺。我們通常使用采樣的方法。一般說來，冒險(xiǎn)出現(xiàn)在信號發(fā)生電平轉(zhuǎn)換的時刻，也就是說在輸出信號的建立時間內(nèi)會發(fā)生冒險(xiǎn)，而在輸出信號的保持時間內(nèi)是不會有毛刺信號出現(xiàn)的。如果在輸出信號的保持時間內(nèi)對其進(jìn)行采樣，就可以消除毛刺信號的影響。兩種基本的采樣方法：一種方法是在輸出信號的保持時間內(nèi)，用一定寬度的高電平脈沖與輸出信號做邏輯與運(yùn)算，由此獲取輸出信號的電平值。上述方法的一個缺點(diǎn)是必須人為的保證sample信號必須在合適的時間中產(chǎn)生，另一種更常見的方法是利用D觸發(fā)器的D輸入端對毛刺信號不敏感的特點(diǎn)，在輸出信號的保持時間內(nèi)，用觸發(fā)器讀取組合邏輯的輸出信號，這種方法類似于將異步電路轉(zhuǎn)化為同步電路。但這會有一個時鐘周期的延遲。
在仿真時，我們也可能會發(fā)現(xiàn)在FPGA器件對外輸出引腳上有輸出毛刺，但由于毛刺很短,加上PCB本身的寄生參數(shù),大多數(shù)情況下,毛刺通過PCB走線,基本可以自然被慮除，不用再外加阻容濾波。
如前所述，優(yōu)秀的設(shè)計(jì)方案，如采用格雷碼計(jì)數(shù)器，同步電路等，可以大大減少毛刺，但它并不能完全消除毛刺。毛刺并不是對所有輸入都有危害，例如D觸發(fā)器的D輸入端，只要毛刺不出現(xiàn)在時鐘的上升沿并且滿足數(shù)據(jù)的建立和保持時間，就不會對系統(tǒng)造成危害。因此我們可以說D觸發(fā)器的D輸入端對毛刺不敏感。但對于D觸發(fā)器的時鐘端，置位端，清零端，則都是對毛刺敏感的輸入端，任何一點(diǎn)毛刺就會使系統(tǒng)出錯，但只要認(rèn)真處理，我們可以把危害降到最低直至消除。下面我們就對幾種具體的信號進(jìn)行探討。
清除和置位信號
清除和置位信號要求象對待時鐘那樣小心地考慮它們，因?yàn)檫@些信號對毛刺也是非常敏感的。正如使用時鐘那樣，最好的清除和置位是從器件的引腳單直接地驅(qū)動。有一個主復(fù)位Reset引腳是常用的最好方法，主復(fù)位引腳給設(shè)計(jì)項(xiàng)目中每個觸發(fā)器饋送清除或置位信號。幾乎所有PLD器件都有專門的全局清零腳和全局置位。如果必須從器件內(nèi)產(chǎn)生清除或置位信號，則要按照“門控時鐘”的設(shè)計(jì)原則去建立這些信號，確保輸入無毛刺。
若采用門控清除或者門控置位，則單個引腳或者觸發(fā)器作為清除或置位的源，而有其它信號作為地址或控制線。在清除或復(fù)位的有效期間，地址或控制線必須保持穩(wěn)定
異步輸入信號
按照定義，異步輸入不是總能滿足(它們所饋送的觸發(fā)器的)建立和保持時間的要求。因此，異步輸入常常會把錯誤的數(shù)據(jù)鎖存到觸發(fā)器，或者使觸發(fā)器進(jìn)入亞穩(wěn)定的狀態(tài),在該狀態(tài)下，觸發(fā)器的輸出不能識別為l或0。如果沒有正確地處理，亞穩(wěn)性會導(dǎo)致嚴(yán)重的系統(tǒng)可靠性問題。
采用附加觸發(fā)器同步使能信號的方法可保證不違反計(jì)數(shù)器的建立時間，從而解決可靠性的問題。雖然同步觸發(fā)器仍會感受到亞穩(wěn)性，但它在下一個時鐘邊沿之前是穩(wěn)定的。通常，為在EPLD中避免亞穩(wěn)性問題，決不能把一個異步信號輸出到器件內(nèi)兩個或更多的觸發(fā)器中。同步異步輸入的另一種方法示于圖4．2．16。輸入驅(qū)動一個觸發(fā)器的時鐘，該觸發(fā)器的數(shù)據(jù)輸入接到Vcc。這個電路對于檢測短于一個時鐘周期的異步事件是有用的。
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